화웨이, 무어의 법칙 대체…타우 스케일링 법칙 제창

반도체 산업에서는 집적회로 위 트랜지스터 수는 24개월마다 2배가 된다는 무어의 법칙(Moore’s Law)이 널리 알려져 있다. 이런 가운데 중국에 본사를 둔 기술 기업 화웨이(Huawei)가 미래 산업 발전을 이끌 새로운 법칙으로 타우(τ) 스케일링 법칙을 제창했다.

중국 상하이에서 개최된 기술 심포지엄 IEEE ISCAS 2026에서 화웨이 반도체 사업부를 이끄는 허팅보 부사장이 기조 강연을 진행했다. 강연에서 허 부사장이 제창한 게 바로 반도체 및 전자 시스템 진화의 새로운 지침으로 기하학적 척도가 아닌 시간(τ)을 기준으로 삼는 타우(τ) 스케일링 법칙.

이 법칙에 기반해 새롭게 발표한 로직폴딩(LogicFolding) 아키텍처 등 혁신 기술을 활용하면 신호 전파 지연을 지속적으로 단축하고 트랜지스터 밀도를 안정적으로 높일 수 있어 반도체 및 전자 시스템 진화를 견인할 수 있다는 게 그의 주장이다.

무어의 법칙은 인텔 공동 창업자로 알려진 고든 무어(Gordon Moore)가 1965년 제창한 내용에 뿌리를 두고 있으며 1975년 수정된 반도체 집적회로 내 트랜지스터 수는 24개월마다 2배로 증가한다 혹은 반도체 집적회로 내 트랜지스터 집적 밀도는 24개월마다 2배가 된다는 형태로 알려져 있다. 무어가 경험칙으로 도출한 이 법칙을 따르듯 반도체 기술은 발전해왔다.

하지만 24개월마다 2배를 거듭하는 데는 한계가 있다는 무어의 법칙 한계론이 여러 차례 제기됐고 2017년에는 반도체 제조 대기업 TSMC 모리스 창 회장이 무어의 법칙은 이제 유효하지 않다고 공언했다. 한편 2023년에는 인텔 팻 겔싱어(Pat Gelsinger) 당시 CEO가 속도는 둔화되고 있지만 여전히 유효하다는 견해를 밝힌 바 있다.

허 부사장은 타우 스케일링 법칙을 4가지 수준에서 설명했다. 우선 디바이스 레벨에서는 트랜지스터 및 배선의 저항과 기생 용량을 최적화해 기반이 되는 물리층의 디바이스 레벨 시상수 τ를 최소화한다.

회로 레벨에서는 로직폴딩 아키텍처를 채택해 기존 레이아웃에 따른 물리적 경계를 없애고 크리티컬 패스 배선을 대폭 단축해 신호 전파에서의 저항 부하와 용량 부하를 효과적으로 줄이며 트랜지스터 밀도와 회로 성능을 향상시킨다.

반도체 레벨에서는 소프트웨어·아키텍처·실리콘 풀스택 협력 설계를 도입해, 명령 및 데이터 흐름에 대해 워크로드 주도로 세밀한 제어를 실현해 시스템 레벨 병렬성과 효율을 높이고 엔드투엔드 실행 시간을 대폭 단축한다.

시스템 레벨에서는 유니파이드버스(UnifiedBus)를 통해 컴퓨팅 시스템 상호 연결 프로토콜을 재정의하고 슈퍼PoD(SuperPoD) 통합 메모리 어드레싱과 네이티브 메모리 시맨틱스를 실현해 시스템 통신 지연을 대폭 줄인다.

화웨이는 지난 6년간 타우 스케일링 법칙 아래 381개 칩을 설계·생산해 서비스를 제공해왔다. 2026년 가을에는 로직폴딩 아키텍처를 채택한 신형 기린(Kirin) 칩이 출시되어 칩 성능이 대폭 향상될 예정이며 2031년까지 타우 스케일링 법칙에 기반한 하이엔드 칩 설계로 1.4nm 공정 수준 트랜지스터 밀도 실현이 예정되어 있다고 밝혔다. 관련 내용은 이곳에서 확인할 수 있다.